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ステータスおよび制御レジスタ

  
ステータスおよび制御レジスタは、図2.1に示すように、フラグレジスタEFLAGS、命令ポインタEIP、および4つの制御レジスタで構成されています。
フラグレジスタ
命令ポインタ
マシンステータスワード
インテル予約
ページフォルトアドレス
ページディレクトリアドレス

EFLAGS
EIP
CR0
CR1
CR2
CR3
<図2.1ステータスレジスタと制御レジスタ
1.命令ポインタレジスタとフラグレジスタ
命令ポインタレジスタEIPは、次に実行される命令のオフセット（offset）を格納します。ランニングコードセグメントレジスタはCS用です。現在のコードセグメントのオフセットとベースア​​ドレスの和が、次の命令のアドレスを形成します。 EIPの下位16ビットは別々にアクセスでき、16ビットアドレッシング用の命令ポインタIPレジスタと呼びます。
図2.2に示すように、フラグレジスタEFLAGSはプロセッサの制御フラグを格納します。フラグレジスタの1、3、5、15、18〜31ビット目は定義されていません。
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